如何降低mosfet導通壓降-降低高壓MOSFET導通電阻原理與方法-KIA MOS管

如何把MOS管導通時電壓降控制在最小

如何降低mosfet導通壓降，Rds（on）是MOS管導通時，D極和S極之間的內生電阻，它的存在會產生壓降，所以越小越好。D極與S極間電流Id最大時完全導通。在圖中可以看到Vgs=10v完全導通，電阻Rds=5歐左右，電流Id=500mA（最大，完全導通），產生壓降Vds=2.5v。而Vgs=4.5v時，Id=75mA（不是最大，沒完全導通），Rds=5.3歐左右，雖然沒完全導通，但產生的壓降Vds=0.4v最小，比Vgs=10v產生的壓降小得多。

對于信號控制（控制DS極導通接地實現高低平）來說只要電壓，不需要電流，所以只要求MOS管導通時產生的壓降越小越好，可以使D極的電壓直接被拉為接近0v，因此首選Vgs=4.5v左右，而不選10v。有些用于信號控制的MOS管如2N7002K，Vgs為10V和4.5V時產生的壓降差不多，可以根據情況選擇10v或者4.5v左右的導通電壓。因此對信號控制來說，原則上是選擇導通時產生的壓降越小越好。

如何降低mosfet導通壓降

從圖中可以看出Vgs為10v和4.5v時，Id為12.4A，都達到最大，都可完全導通。但10v比4.5v的導通電阻小，產生壓降小（大約差0.7v），并且10v的開關速度快，損失的能量少，開關效率高，所以首選10v。

至于P溝道MOS管，跟N溝道的差不多，它用在信號控制方面的很少，主要是用在電源控制如AO4425，G極電壓必須低于S極10V以上，也就是Vgs《-10v，才能完全導通（Rds= 9 mΩ左右）。

如下圖

如何降低mosfet導通壓降

總結：如何降低mosfet導通壓降，信號控制使用的MOS管，只要電壓，不需要電流，要求導通時產生的壓降Vds最小，首選Vgs=4.5v左右，對信號控制來說，原則上是選擇導通時產生的壓降越小越好。電源控制使用的MOS管，既要電壓也要電流，要求完全導通，要求Id最大，產生的壓降Vds最小，首選Vgs=10v左右。

MOS管與一般晶體三極管是不同的。它是電壓控制元件，它是柵極電壓控制的是S-D極間的體電阻。在柵極施加不同的電壓，源-漏極之間就會有電阻的變化，這就是MOS管的工作原理。柵極電壓對應在器件S-D極的電阻變化曲線可以查器件手冊。根據MOS管的這個特性，既可以選擇將MOS管作放大器工作，也可以選擇作為開關工作。

降低高壓MOSFET導通電阻的原理與方法

1、不同耐壓的MOSFET的導通電阻分布

不同耐壓的MOSFET，其導通電阻中各部分電阻比例分布也不同。如耐壓30V的MOSFET，其外延層電阻僅為總導通電阻的29%，耐壓600V的MOSFET的外延層電阻則是總導通電阻的96.5%。由此可以推斷耐壓800V的MOSFET的導通電阻將幾乎被外延層電阻占據。欲獲得高阻斷電壓，就必須采用高電阻率的外延層，并增厚。這就是常規高壓MOSFET結構所導致的高導通電阻的根本原因。

2、降低高壓MOSFET導通電阻的思路

增加管芯面積雖能降低導通電阻，但成本的提高所付出的代價是商業品所不允許的。引入少數載流子導電雖能降低導通壓降，但付出的代價是開關速度的降低并出現拖尾電流，開關損耗增加，失去了MOSFET的高速的優點。

以上兩種辦法不能降低高壓MOSFET的導通電阻，所剩的思路就是如何將阻斷高電壓的低摻雜、高電阻率區域和導電通道的高摻雜、低電阻率分開解決。如除導通時低摻雜的高耐壓外延層對導通電阻只能起增大作用外并無其他用途。這樣，是否可以將導電通道以高摻雜較低電阻率實現，而在MOSFET關斷時，設法使這個通道以某種方式夾斷，使整個器件耐壓僅取決于低摻雜的N-外延層。基于這種思想，1988年INFINEON推出內建橫向電場耐壓為600V的 COOLMOS，使這一想法得以實現。內建橫向電場的高壓MOSFET的剖面結構及高阻斷電壓低導通電阻的示意圖如圖3所示。

與常規MOSFET結構不同，內建橫向電場的MOSFET嵌入垂直P區將垂直導電區域的N區夾在中間，使MOSFET關斷時，垂直的P與N之間建立橫向電場，并且垂直導電區域的N摻雜濃度高于其外延區N-的摻雜濃度。

當VGS＜VTH時，由于被電場反型而產生的N型導電溝道不能形成，并且D，S間加正電壓，使MOSFET內部PN結反偏形成耗盡層，并將垂直導電的N 區耗盡。這個耗盡層具有縱向高阻斷電壓，如圖3（b）所示，這時器件的耐壓取決于P與N-的耐壓。因此N-的低摻雜、高電阻率是必需的。

如何降低mosfet導通壓降